Beschreibung
Aufgrund eines unerwarteten Verhaltens in der Agilex™ 7 F-tile Ethernet Intel® FPGA Hard IP 25G-Variante kommt es zu einer Diskrepanz zwischen o_clk_rec_div und o_clk_revc_div64. Daher werden Sie einen Verlust in der Verbindung für eine Takt-Cyreset-Sequenz beobachten und bevor o_rx_pcs_ready in der Agilex™ F-Tile Ethernet Intel® FPGA Hard IP 25G-Variante verfügbar ist.
Lösung
Dieses Problem soll in der zukünftigen Version der Intel® Quartus® Prime Pro Edition-Software behoben werden.