Artikel-ID: 000098506 Inhaltstyp: Errata Letzte Überprüfung: 13.06.2025

Warum erleide ich einen Link-Verlust, nachdem ich einen Soft-Reset angewendet habe und bevor o_rx_pcs_ready im Agilex™ 7 F-tile Ethernet Hard IP verfügbar ist?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines unerwarteten Verhaltens in der Agilex™ 7 F-tile Ethernet Hard IP 25G Variante kommt es zu einer Diskrepanz zwischen o_clk_rec_diV und o_clk_revc_div64. Daher werden Sie einen Verlust in der Verbindung für eine Takt-Cyreset-Sequenz beobachten, und bevor o_rx_pcs_ready in der Agilex™ F-Tile Ethernet Hard IP 25G-Variante verfügbar ist.

Lösung

Dieses Problem wurde ab Version 24.2 der Quartus® Prime Pro Edition-Software behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs

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