Aufgrund eines Problems in der Intel® Quartus® Prime-Softwareversion 23.4 und früher funktioniert das Taktmultiplexing des Clock Control Intel® FPGA IP nicht korrekt, wenn die Anzahl der Takteingänge 2 beträgt.
Wenn die Anzahl der Takteingänge 2 beträgt, verfügt das Clock Control-Intel® FPGA IP über zwei Eingangsports für die Taktquelle (inclk0x und inclk1x) und einen Eingangsport zur Auswahl der Taktquelle (clkselect).
Das Taktmultiplexing der Clock Control Intel® FPGA IP in 23.4 und früher funktioniert wie folgt:
- Wenn clkselect=0 ist, wird inclk1x ausgewählt
- Wenn clkselect=1 ist, wird inclk0x ausgewählt
Er sollte jedoch wie folgt funktionieren:
- Wenn clkselect=0 ist, wird inclk0x ausgewählt
- Wenn clkselect=1 ist, wird inclk1x ausgewählt
Dieses Problem betrifft Intel Agilex® 7 F-Serie, I-Serie und M-Serie.
Um dieses Problem zu umgehen, verwenden Sie die Anzahl der Takteingänge als 4 statt 2, verwenden Sie zwei Eingangstaktquellen-Ports und lassen Sie die anderen Eingangstakt-Ports unbenutzt.
Wenn die Anzahl der Takteingänge von 4 verwendet wird, funktioniert das Clock Control Intel® FPGA IP wie erwartet mit inclk0x, inclk1x, inclk2x, inclk3x und clkselect[1:0] Ports.
Sie können z.B. die folgenden Verbindungen verwenden.
- inclk0x - Verbinden einer Taktquelle
- inclk1x - Taktquelle anschließen
- inclk2x, inclk3x - Eingang fest "0" oder "1"
- clkselect[0] - Verbinden Sie ein Signal zur Auswahl der Taktquelle
- clkselect[1] - Eingabe fest "0"
Dieses Problem wird in einer zukünftigen Version der Intel® Quartus® Prime Software behoben.