Warum schlägt die Kalibrierung der externen Speicherschnittstelle (EMIF) fehl, wenn ein Eingangspin auf einer E/A-Lane aktiviert wird, die nicht für die Implementierung von Fabric-EMIF auf Agilex™ 7 FPGA und Agilex™ 5 FPGA verwendet wird?

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 24.1 und früher tritt bei Geräten der Agilex™ 7 FPGA M-Serie und der Agilex™ 5 FPGA E-Reihe ein EMIF-Kalibrierungsfehler auf, wenn beide der folgenden Bedingungen erfüllt sind:

• Benutzeraktivierungs-Eingangspin unter Verwendung eines Nicht-LVCMOS-I/O-Standards auf einer E/A-Lane, die nicht für EMIF-Zwecke verwendet wird.
• Die I/O-Lane befindet sich in derselben HSIO-Bank, die für die Implementierung von Fabric-EMIF verwendet wird.

Die Problemumgehung ist für Geräte der Agilex™ 7 FPGA M-Serie und Agilex™ 5 FPGA E-Reihe verfügbar. Um dieses Problem zu beheben, aktivieren Sie keinen Eingangspin mit dem betroffenen E/A-Standard auf der spezifischen E/A-Lane.

Außerdem ist ein Patch verfügbar, um das Problem für Geräte der Agilex™ 5 FPGA E-Reihe zu beheben Klicken Sie hier, um die Quartus® Prime Pro Edition Software Version 24.1 herunterzuladen.

Dieses Problem wird in einer zukünftigen Version der Quartus® Prime Software behoben.