Artikel-ID: 000098474 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.03.2024

Warum sperrt ein IOPLL-Intel® FPGA IP mit aktivierter dynamischer Rekonfiguration während der Simulation nicht, wenn der mgmt_clk-Port mit einem Ausgangstakt eines anderen IOPLL-Intel® FPGA IP verbunden ist, wenn Intel® Cyclone® 10 Geräte v...

Umgebung

  • Intel® Quartus® Prime Design Software
  • Intel® FPGA Simulationstools
  • IOPLL Reconfig Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Während der Simulation kann es vorkommen, dass ein IOPLL-Intel® FPGA IP mit aktivierter dynamischer Rekonfiguration nicht gesperrt werden kann, wenn der mgmt_clk-Port des PLL Reconfig Intel® FPGA IP mit einem Ausgangstakt eines anderen IOPLL-Intel® FPGA IP in Intel® Cyclone® 10 Geräten verbunden ist. Dieses Verhalten tritt nur während der Simulation auf und tritt in der Hardware nicht auf.

    Lösung

    Um dieses Problem zu umgehen, verbinden Sie den mgmt_clk-Port der PLL Reconfig-Intel® FPGA IP mit einem frei laufenden Taktgeber.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Cyclone® 10 FPGAs

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