Artikel-ID: 000098448 Inhaltstyp: Errata Letzte Überprüfung: 07.12.2024

Warum wird das rx_pcs_ready-Signal nicht bestätigt und verursacht ein Timeout in der F-Tile Ethernet Multirate FPGA IP-Simulation während der ersten Verbindung, wenn das Basisprofil und das Startprofil auf 200GE-Varianten eingestellt sind?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    In der F-Tile Ethernet Multirate FPGA IP-Simulation reagiert der Test während der ersten Verbindung mit dem Basisprofil und einem auf 200GE-Varianten eingestellten Startprofil nicht mehr, was zu einem Abhängen in der Quartus® Prime Pro Edition-Softwareversion 24.1 führt.

    Obwohl die TX-Lane stabil ist und das VIP-Verhalten normal erscheint, wird das rx_pcs_ready Signal nicht durchgesetzt.

    Lösung

    Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.