Artikel-ID: 000098420 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.03.2024

Warum ist die Taktfrequenz von *usr_clk unterschiedlich, wenn mehrere Instanzen von PHY Lite für parallele Schnittstellen FPGA IP implementiert sind?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.3 und früher ist die Taktfrequenz von *usr_clk wenn mehrere Instanzen des PHY Lite für parallele Schnittstellen Agilex™ 7 FPGA IP implementiert werden, falsch, was zu einem falschen Ergebnis der Timing-Analyse führt.

    Lösung

    Führen Sie die folgenden Schritte aus, um dieses Problem zu umgehen:

    1. Öffnen Sie *pin_map.tcl im Ordner .../synth

    2. Ändern Sie den folgenden Befehl:

    set pins(pll_ref_clock) $pll_ref_clock

    An

    set pins(pll_ref_clock) [get_pins -no_duplicates $pll_ref_clock]

    Dieses Problem wurde ab Version 23.4 der Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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