Artikel-ID: 000098408 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 02.08.2024

Warum behauptet der o_p0_rx_hi_ber-Port des F-Tile Ethernet Multirate FPGA IP bei der Simulation der F-Tile Dynamic Reconfiguration Suite FPGA IP-Designbeispiel nach dem AN/LT und DR vom 100GE-4 bis zum 2x50GE-1-Profil?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.4 und neuer kann der o_p0_rx_hi_ber-Port der F-Tile Ethernet Multirate FPGA IP nach der automatischen Aushandlung und dem Link-Training (AN/LT) und der dynamischen Rekonfiguration (DR) vom 100GE-4-Profil zum 2x50GE-1-Profil in der Simulation der F-Tile Dynamic Reconfiguration Suite FPGA IP-Designbeispiel eine Bestätigung durchführen.

    Dieses Problem wirkt sich nicht auf das Designbeispiel in Hardware aus.

    Lösung

    Dieses Problem wurde ab Version 24.2 der Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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