Artikel-ID: 000098406 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.05.2025

Warum meldet mein Verbindungspartner RX-Bitfehler von der F-Tile PMA/FEC Direct PHY FPGA IP-Variante, wenn der Parameter "Tx tile Interface Fifo Mode" auf "Register" gesetzt ist?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.3 und neuer meldet Ihr Verbindungspartner möglicherweise Bitfehler vom F-Tile PMA/FEC Direct PHY FPGA IP, wenn der Parameter für den Fifo-Modus der Tx-Kachelschnittstelle auf "Register" gesetzt ist.

Lösung

Um dieses Problem zu umgehen, führen Sie die folgenden Lese- und Schreibvorgänge auf dem reconfig_pdp-Bus der IP aus:

  1. Leseregister 0x6000 für alle Kanäle der IP.
  2. Schreiben Sie Bits [10:9] des Registers in 2'b10. Lassen Sie alle anderen Bits des Registers unverändert (führen Sie einen Lese-, Änderungs- und Schreibvorgang durch).

Dieses Problem wurde in Version 24.3 der Quartus® Prime Pro Edition Software behoben.

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