Beschreibung
Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.3 und neuer meldet Ihr Verbindungspartner möglicherweise Bitfehler vom F-Tile PMA/FEC Direct PHY FPGA IP, wenn der Parameter für den Fifo-Modus der Tx-Kachelschnittstelle auf "Register" gesetzt ist.
Lösung
Um dieses Problem zu umgehen, führen Sie die folgenden Lese- und Schreibvorgänge auf dem reconfig_pdp-Bus der IP aus:
- Leseregister 0x6000 für alle Kanäle der IP.
- Schreiben Sie Bits [10:9] des Registers in 2'b10. Lassen Sie alle anderen Bits des Registers unverändert (führen Sie einen Lesevorgang, Modifizieren, Schreiben durch).
Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.