Beschreibung
Aufgrund eines Problems in der Quartus® Prime Standard Edition Software Version 23.1 und früher, kann dieser interne Fehler während der Analyse- und Synthesephase auftreten. Dieser interne Fehler kann auftreten, wenn das Projekt Namen wie "reg [7:0] \ xxx_reg[0];" maskiert hat.
Lösung
Um dieses Problem zu umgehen, verwenden Sie keine maskierten Namen in Verilog HDL- oder VHDL-Dateien.