Warum wird der Parameter "pll_slf_rst" auf "False" gesetzt, wenn in der PLL-FPGA-IP in Stratix® V/Arria® V/Cyclone®-V-Geräten das automatische Zurücksetzen von PLL aktiviert ist?

In der Quartus® Prime Standard Edition Softwareversion 23.1 und früher kann es vorkommen, dass der Parameter pll_slf_rst im Abschnitt "Analyse und Synthese" des Kompilierungsberichts in Designs, die auf die Stratix® V/Arria® V/Cyclone® V-Geräte abzielen, auf false gesetzt ist, obwohl die PLL-Funktion zum automatischen Zurücksetzen im PLL FPGA IP aktiviert ist.

Die Funktion zum automatischen Zurücksetzen von PLL FPGA IP in den Stratix® V/Arria® V/Cyclone® V-Geräten ist während der Fitter-Phase aktiviert. Es verlässt sich nicht auf den RTL-Parameter pll_slf_rst. Sie können pll_slf_rst im Abschnitt "Analyse und Synthese" des Kompilierungsberichts ignorieren.

Gehen Sie folgendermaßen vor, um zu überprüfen, ob das automatische Zurücksetzen von PLL in der Quartus® Prime Standard Edition Software Version 22.1 und früher aktiviert ist:

1. Öffnen Sie die instanziierte PLL-Intel® FPGA IP in MegaWizard.
2. Wechseln Sie zur Registerkarte Erweiterte Parameter.
3. Überprüfen Sie den Wert des Parameters PLL Auto Reset.

Gehen Sie folgendermaßen vor, um zu überprüfen, ob das automatische Zurücksetzen von PLL in der Quartus® Prime Standard Edition Software Version 23.1 aktiviert ist:

1. Öffnen Sie den Kompilierungsbericht.
2. Öffnen Sie den Bericht "PLL Usage Summary" im Abschnitt "Fitter".
3. Überprüfen Sie den Wert von IOPLL Self RST.