Artikel-ID: 000098148 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 07.12.2024

Fehler (18957): Signal ~GND ist so eingeschränkt, dass es lokal an Port CLK0 am Ziel XXXX|auto_fab_0|alt_sld_fab_0|*|sld_signaltap_inst|*|altera_syncram_impl1|ram_block2a0 geroutet wird, aber dieses Signal muss über das globale Netzwerk ger...

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.2 und höher kann dieser Fehler auftreten, wenn Sie ein PR-Design (Partial Reconfiguration) mit Signal Tap für ein FPGA Gerät der Agilex™ 7 F/I-Serie kompilieren.

Lösung

Gehen Sie folgendermaßen vor, um dieses Problem zu umgehen:

  1. Öffnen Sie die Signalabgriffsdatei.
  2. Navigieren Sie zum Bereich Signalkonfiguration . Bei der Auswahl des RAM-Typs stehen 3 Optionen zur Verfügung (Auto, M20K und MLAB).

image

  1. Legen Sie den RAM-Typ wie in der folgenden Abbildung gezeigt auf MLAB fest:

  1. Speichern Sie die Signaltap-Datei und führen Sie die vollständige Kompilierung aus.

Anmerkung: Diese Einschränkung gilt nicht für Produktionsgeräte der Agilex™ 7 M-Serie.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
Intel® Agilex™ FPGAs und SoC FPGAs der I-Reihe

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