Artikel-ID: 000098099 Inhaltstyp: Errata Letzte Überprüfung: 19.12.2024

Warum wird die F-Tile Ethernet FPGA Hard IP mit aktivierter Flusskontrolle am Senden von Datenverkehr gehindert, wenn sie PFC-Frames von einem Verbindungspartner empfängt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.4 und früher wird die F-Tile Ethernet FPGA Hard IP mit aktivierter Flusskontrolle daran gehindert, Datenverkehr zu senden, wenn sie PFC-Frames (Priority-based Flow Control) vom Verbindungspartner empfängt.

    Der Datenverkehr wird in der Regel blockiert, wenn der Parameter TX-Datenverkehr stoppen, wenn der Verbindungspartner pause sendet in der IP-GUI auf Ja gesetzt ist. Hier können Sie sehen, wie o_tx_ready niedrig wird, was zu einer Sperrung des Datenverkehrs führt.

    Lösung

    Dieses Problem ist ab der Softwareversion 24.1 der Quartus Prime Pro Edition behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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