Warum generiert das Design mit mehreren auf demselben Pin definierten Taktgebern und Low Latency 100G Ethernet FPGA IP für Stratix® 10 Geräte mit aktiviertem AN/LT eine MTBF-Fehlermeldung?

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 21.4 und früher kann eine MTBF-Fehlermeldung angezeigt werden, da in der generierten SDC-Datei des Low Latency 100G Ethernet FPGA IP für Stratix® 10 Geräte mit aktiviertem AN/LT drei Profiltakte auf demselben Taktausgangspin definiert sind.

Obwohl es set_false_path Einschränkungen gibt, um unnötige Pfade abzuschneiden, verwendet set_false_path einen Platzhalter, der mit zu vielen Registern übereinstimmt, die nicht beabsichtigt sind, was zu einer Verwirrung bei der STA-Synchronisierungserkennung führt.

Um dieses Problem in der Quartus® Prime Pro Edition Software Version 21.4 und früher zu umgehen, entfernen Sie die set_false_path vollständig in der generierten SDC-Datei für Designs, die mehrere Takte am selben Ausgangspin des Low Latency 100G Ethernet FPGA IP für Stratix® 10 Geräte mit aktiviertem AN/LT verwenden.

Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.