Artikel-ID: 000097812 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.06.2024

Warum stoppt die Siemens* ModelSim* Simulation unerwartet, wenn der SDI II FPGA IP Multi-Rate Parallel Loopback ohne externes VCXO-Design verwendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • SDI II Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.4 schlägt die ModelSim* Testbench bei der Simulation des SDI II Multi-Rate Parallel Loopbacks ohne externes VCXO-Design fehl.

    Lösung

    Um dieses Problem zu umgehen, aktualisieren Sie die Testbench, indem Sie den gxb_tx_reconfig_xcvr_clk an den tb_test_control_rx_coreclk anschließen.

    Dieses Problem wurde ab Version 24.1 der Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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