Warum sind 50-Gbit/s-Ethernet-Transceiver-Kanäle im Transceiver-Toolkit für den Low Latency 50G Ethernet FPGA IP Core für Stratix® 10 H-Tile Geräte nicht sichtbar?

Aufgrund der automatischen Anpassung des Moduls Finite State Machine (FSM) im Designbeispiel Low Latency 50G Ethernet FPGA IP werden die Kanäle nicht im Transceiver-Toolkit für die Quartus® Prime Pro Edition Software Version 23.3 angezeigt. und früher. Das Problem tritt auf, wenn die Option AN/LT- und Auto-Adaption-Modus aktivieren im IP-Assistenten aktiviert ist. Der Betrieb des Transceiver-Toolkits wird unterbrochen, wenn das FSM die Hintergrundkalibrierung der Stratix® 10 H-Tile-Geräte ein- und ausschaltet.

Wenn der Modus "AN/LT und Auto-Adaption aktivieren " aktiviert ist, schreiben Sie 1'b1 in Bit [12] von 0x325 und 0x10325 Register, um das Auto-Adaptationsmodul FSM in einen Leerlaufzustand zu versetzen, bevor das Transceiver-Toolkit gestartet wird, damit der Transceiver-Kanal im Transceiver-Toolkit angezeigt wird. Schließen Sie das Transceiver-Toolkit, schreiben Sie 1'b0 in Bit [12] 0x325 und 0x10325 Register, um das Autoadaptationsmodul FSM neu zu starten, damit die Systemkonsole nicht hängt.

Im Folgenden sind die Schritte aufgeführt, die bei Verwendung des Low Latency 50G Ethernet FPGA IP-Designbeispiels zu befolgen sind: Zielen Sie Stratix® 10 H-Tile-Gerät an und aktivieren Sie die Option AN/LT- und Auto-Adaption-Modus aktivieren .

1. Geben Sie in der Systemkonsole cd hwtest ein, um zum Ordner TCL-Skripte zu navigieren.
2. Geben Sie source main.tcl ein, um die Datei main.tcl zu laden.
3. Für ein Mehrkanal-50G-Ethernet-FPGA-IP-Designbeispiel mit geringer Latenz:
   1. Führen Sie den Befehl reg_write 0x325 0x1000 für Kanal 0 aus.
   2. Führen Sie den Befehl reg_write 0x10325 0x1000 für Kanal 1 aus.
4. Starten Sie das Transceiver-Toolkit, dann werden Transceiver-Kanäle für 50 Gbit/s angezeigt.

Führen Sie nach der Verwendung des Transceiver-Toolkits die folgenden Schritte aus:

1. Schließen Sie das Transceiver-Toolkit.
2. Für ein Mehrkanal-50G-Ethernet-FPGA-IP-Designbeispiel mit geringer Latenz:
   1. Führen Sie den Befehl reg_write 0x325 0x0000 für Kanal 0 aus.
   2. Führen Sie den Befehl reg_write 0x10325 0x0000 für Kanal 1 aus.

Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.