Warum werden 100-Gbit/s-Ethernet-Transceiver-Kanäle im Transceiver-Toolkit für den Low Latency 100G Ethernet Intel® FPGA IP Core für die Intel® Stratix® 10 H-Tile-Geräte nicht angezeigt?

Aufgrund des automatischen Anpassungsmoduls Finite State Machine (FSM) im Low Latency 100G Ethernet Intel® Stratix® 10 FPGA IP Designbeispiel wird der Kanal nicht im Transceiver-Toolkit für die Intel® Quartus® Prime Pro Edition Software Version 23.3 und früher angezeigt. Das Problem tritt auf, wenn die Option AN/LT- und Auto-Adaption-Modus aktivieren im IP-Assistenten aktiviert ist. Der Betrieb des Transceiver-Toolkits wird unterbrochen, wenn das FSM die Hintergrundkalibrierung auf den Intel® Stratix10® H-Tile-Geräten ein- und ausschaltet.

Wenn der Modus "AN/LT und Auto-Adaption aktivieren " aktiviert ist, schreiben Sie 1'b1 in Bit [12] des Registers 0xXX325 , um das Autoanpassungsmodul FSM in einen Leerlaufzustand zu versetzen, bevor das Transceiver-Toolkit gestartet wird, damit der Transceiver-Kanal im Transceiver-Toolkit angezeigt wird. Schließen Sie das Transceiver-Toolkit und schreiben Sie 1'b0 in Bit [12] des 0xXX325-Registers , um das Autoadaptationsmodul FSM neu zu starten, damit die Systemkonsole nicht hängt.

Nachfolgend sind die Schritte aufgeführt, die Sie befolgen müssen, wenn Sie das Designbeispiel Low Latency 100G Ethernet Intel® Stratix® 10 FPGA IP auf H-Tile-Geräten verwenden und die Option AN/LT- und Auto-Adaption-Modus aktivieren aktivieren .

1. Geben Sie in der Systemkonsole cd hwtest ein, um zum Ordner TCL-Skripte zu navigieren.
2. Geben Sie source main.tcl ein, um die Datei main.tcl zu laden.
3. Für 100G Ethernet mit Mehrkanal-Design mit geringer Latenz Intel® FPGA IP Designbeispiel:
   1. Führen Sie den Befehl reg_write 0x325 0x1 für Kanal 0 aus.
   2. Führen Sie den Befehl reg_write 0x10325 0x1 für Kanal 1 aus.
   3. Führen Sie den Befehl reg_write 0x20325 0x1 für Kanal 2 aus.
   4. Führen Sie den Befehl reg_write 0x30325 0x1 für Kanal 3 aus.
4. Starten Sie das Transceiver-Toolkit, dann werden Transceiver-Kanäle für 100 Gbit/s angezeigt.

Führen Sie die folgenden Schritte aus, nachdem Sie das Transceiver-Toolkit verwendet haben:

1. Schließen Sie das Transceiver-Toolkit.
2. Für 100G Ethernet mit Mehrkanal-Design mit geringer Latenz Intel® FPGA IP Designbeispiel:
   1. Führen Sie den Befehl reg_write 0x325 0x0 für Kanal 0 aus.
   2. Führen Sie den Befehl reg_write 0x1032 05x0 für Kanal 1 aus.
   3. Führen Sie den Befehl reg_write 0x20325 0x0 für Kanal 2 aus.
   4. Führen Sie den Befehl reg_write 0x30325 0x0 für Kanal 3 aus.

Das Problem wurde in Version 23.4 der Intel® Quartus® Prime Pro Edition Software behoben.