Warum funktioniert das Ethernet-Subsystem FPGA IP-Beispieldesign für die Agilex™ 7 F-Tile-Variante mit 40-GbE-, 50-GbE- oder 100-GbE-Ports und dem auf "MAC Avalon ST" eingestellten Client-Interface-Parameter sowohl in der Simulation als auc...

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.4 funktioniert das Ethernet-Subsystem FPGA IP-Beispieldesign für die Agilex™ 7 F-Tile-Variante mit 40GbE-, 50GbE- oder 100GbE-Ports und dem auf MAC Avalon ST eingestellten Client-Interface-Parameter in Simulation und Hardware nicht korrekt.

Führen Sie die folgenden Schritte aus, um dieses Problem zu umgehen:

1. Öffnen Sie die Datei <Designbeispiel-Projektverzeichnis>/hardware_test_design/common_f/hssi_ss_f_packet_client_top.sv
2. Ändern Sie Zeile 37:
   • VON:
     • Parameter NUM_SEG = ( CLIENT_IF_TYPE == 1) ? "D1 : (DATA_WIDTH/64),
   • AN:
     • Parameter NUM_SEG = (DATA_WIDTH/64),
3. Speichern Sie die Datei
4. Führen Sie den Beispielentwurf in Simulation oder Hardware erneut aus

Dieses Problem wurde ab Version 24.1 der Quartus® Prime Pro Edition Software behoben.