Artikel-ID: 000097676 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.12.2023

Warum werden die externen Speicherschnittstellen Intel® Stratix® 10 FPGA IP nicht kalibriert, wenn sie sich in derselben Spalte wie ein IOPLL-Intel® FPGA IP befinden und der Referenztakt des IOPLL-Intel® FPGA IP nicht bereit ist?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die IOPLL-Intel® FPGA IP schaltet die Einschaltkalibrierung der externen Speicherschnittstellen Intel® Stratix® 10 FPGA IP, wenn der Referenztakt der IOPLL-Intel® FPGA IP nicht stabil ist.

Lösung

Führen Sie die folgenden Schritte aus, um dieses Problem zu umgehen:

  1. Aktivieren Sie die Option Verbindung zu einer Upstream-PLL über die Kaskadierung des Kerntaktnetzwerks (Erstellen eines permit_cal Eingangssignals) im IOPLL-Intel® FPGA IP.
  2. Verbinden Sie den permit_cal Eingangsport mit 1'b1 in der IOPLL Intel® FPGA IP-Instanz.

Die Einschaltkalibrierung der External Memory Interfaces Intel® Stratix® 10 FPGA IP erfolgt unabhängig vom Status des IOPLL- Intel® FPGA IP Referenztakts.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

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