Beschreibung
Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.4 und früher kann dieser interne Fehler während der Planphase des Fitters auftreten. Dieses Problem kann bei den DSP-IPs Arria® 10 und Cyclone® 10 auftreten, da sie nicht über die Parameter input_systolic_clken oder input_systolic_clock verfügen.
Lösung
Um dieses Problem zu umgehen, führen Sie die folgenden Schritte in beliebiger Reihenfolge aus:
- Verhindern Sie das Packen von Ausgaberegistern, indem Sie Zuweisungen auf Register anwenden (1 ist ausreichend), oder ändern Sie die RTL, um diese Register an die Eingabe zu verschieben.
- Zb. set_instance_assignment -name QII_AUTO_PACKED_REGISTERS OFF -to p_o[0]~reg0 -entity <name>
- Fügen Sie allen Eingangsregistern Zuweisungen zur Erkennung von Synchronisierern hinzu.
- Zb. (* altera_attribute = {" -name SYNCHRONIZER_IDENTIFICATION OFF "} *) Logik signiert [DATA_WIDTH-1:0] <Eingaberegister>[1:0];
Dieses Problem wurde ab Version 24.1 der Quartus® Prime Pro Edition Software behoben.