Artikel-ID: 000097636 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.12.2023

Warum sehe ich Ausarbeitungsfehler auf dem Cadence Xcelium* Simulator, wenn ich die Intel Agilex® 7 F-Tile IPs verwende?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Schnittstellen
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 23.4 können Intel Agilex® 7 F-Tile IPs bei der Verwendung des Cadence Xcelium* Simulators Ausarbeitungszeitfehler anzeigen, die dem unten gezeigten Fehler ähneln:

    xmelab: *E,CUVIMG (<QUARTUS_INSTALL_DIR>/ libraries/megafunctions/ftileb_ag_v0.sv,624316): Impliziter Name ist im hierarchischen Namen nicht zulässig.

    Lösung

    Um dieses Problem zu umgehen, verwenden Sie die folgende Cadence Xcelium* simulatorspezifische Option:

    xmelab: *E,CUVIMG (<QUARTUS_INSTALL_DIR>/libraries/megafunctions/ftileb_ag_v0.sv,624316): Impliziter Name ist im hierarchischen Namen nicht zulässig.

    Verwenden Sie den Ausarbeitungsschalter (-genhier) im Simulationskompilierungsskript.

    Beispiel:

    xmelab -genhier -relax -timescale '1 ps / 1 fs' -genhier -access +rwc <top_level_name>

    Dieses Problem soll in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition-Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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