Artikel-ID: 000097635 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 14.12.2023

Ist en_pfc_port in E-Tile Ethernet IP ein schreibgeschütztes Register?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems im E-Tile Hard IP Benutzerhandbuch: E-Tile Hard IP for Ethernet und E-Tile CPRI PHY Intel FPGA IPs (UG-20160 ) ist en_pfc_port Register fälschlicherweise nur als bereit definiert. Tatsächlich handelt es sich um ein Lese-/Schreibregister, um TX PAUSE oder TX PFC zu aktivieren.

Lösung

Dieses Problem soll derzeit in einer zukünftigen Version der UG-20160 behoben werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
เอฟพีจีเอ Intel® Stratix® 10 TX

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.