Artikel-ID: 000097611 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.04.2024

Warum funktioniert das F-Tile Dynamic Reconfiguration Design Example in der 400GE-4 FHT-Basisvariante mit aktiviertem AN/LT in der Hardware nicht korrekt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.4 funktioniert das F-Tile Dynamic Reconfiguration Design Example in der 400GE-4 FHT-Basisvariante mit aktiviertem AN/LT in der Hardware nicht korrekt.

    Insbesondere nach dem Ausführen des tcl-Skripts zum Ausführen des Designbeispiels hängt die Systemkonsole und zeigt die folgenden Meldungen an:

    Erfolgreich gelesen Port 16 CSR Register-Offset = 0x142c0, Daten = 0x2006
    ETHERNET ANLT Channel 16 Register erfolgreich gelesen anlt_seqcfg_csr4, Offset = 0x2c0, Daten = 0x2006
    Erfolgreich gelesen Port 16 CSR Register Offset = 0x240, Daten = 0x0
    INFO: port_state Wert = 0x00000000
    Erfolgreich gelesen Port 16 CSR Register Offset = 0x240, Daten = 0x0
    INFO: port_state Wert = 0x00000000
    Erfolgreich gelesen Port 16 CSR Register Offset = 0x240, Daten = 0x0
    INFO: port_state Wert = 0x00000000
    Erfolgreich gelesen Port 16 CSR Register Offset = 0x240, Daten = 0x0
    INFO: port_state Wert = 0x00000000

    Lösung

    Führen Sie die folgenden Schritte aus, um dieses Problem in Version 23.4 der Quartus® Prime Pro Edition-Software zu umgehen:

    1. Wechseln Sie in das Verzeichnis <Designbeispiel-Projektverzeichnis>/hardware_test_design/hwtest_f/eth_f_dr
    2. Öffnen Sie die Datei ftile_eth_anlt_cfgcsr_inc.tcl in einem geeigneten Texteditor
    3. Suchen Sie den folgenden Codeausschnitt:

    proc get_reset_port_state_status_0 {ch} {

    setzt "\tINFO: Channel $ch : Überprüfen des Portstatus..."

    Timeout 10 festlegen

    Set i 0

    while {1} {

    Wenn {$ch > 0xf} {

    Set rdata0 [reg_read [expr 0x200 + [expr $ch * 0x4]]]

    } else {

    Set rdata0 [reg_read [expr 0xc0 + [expr $ch * 0x4]]]

    }

    puts $::fileid "\t\tINFO: port_state Wert = $rdata 0"

    Set port_state_value [expr ($rdata 0 >> 29) & 0x1]

    wenn {($port_state_value == 1 ) || $i >= $timeout } Umbruch

    INCR I

    }

    Wenn {$port_state_value == 1} {

    setzt "\tINFO: port_state Signal ist hoch"

    } else {

    setzt "\tERROR: mport state does not go high"

    }

    }

    1. Ändern Sie die folgende Zeile

    VON:

    Set rdata0 [reg_read [expr 0x200 + [expr $ch * 0x4]]]

    AN:

    Set rdata0 [reg_read [expr 0x200 + [expr [expr 0x0f & $ch] * 0x4]]]

    1. Speichern Sie die Datei
    2. Führen Sie das Designbeispiel in Hardware aus, indem Sie die geänderten Skriptdateien in der Systemkonsole verwenden

    Dieses Problem wurde ab Version 24.1 der Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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