Aufgrund eines Problems im F-Tile Low Latency Ethernet 10G MAC FPGA IP kann das generierte F-Tile Low Latency Ethernet 10G MAC FPGA IP-Designbeispiel nicht kompiliert werden, mit der folgenden Fehlermeldung.
Fehler (22849): FPGA im Design instanziierte IP erfordert, dass die DEVICE_INITIALIZATION_CLOCK Option entweder auf OSC_CLK_1_25MHZ, OSC_CLK_1_100MHZ oder OSC_CLK_1_125MHZ gesetzt ist. Diese Zuweisung fehlt in der Quartus-Einstellungsdatei (*.qsf-Datei).
Um dieses Problem zu umgehen, aktualisieren Sie die generierte Quartus-Einstellungsdatei (*.qsf-Datei) für das F-Tile Low Latency Ethernet 10G MAC FPGA IP-Designbeispiel manuell mit den Einschränkungen "set_global_assignment -name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_100MHZ" und führen Sie die Kompilierung erneut aus.
Dieses Problem wurde ab Version 24.1 der Quartus® Prime Pro Edition Software behoben.