Aufgrund eines Problems in Intel® Quartus® Prime Pro Edition Software Version 23.3 und früher wird bei der Auswahl von DK-DEV-AGI027RBES (RevB B0 Dev Kits) ein Simulationsfehler von R-Tile Intel® FPGA IP for Compute Express Link* (CXL*) Type3 Designbeispiel auftreten.
Die Fehlermeldung ähnelt der unten gezeigten:
Fehler-[MPD]-Modul zuvor deklariert
Das Modul wurde zuvor deklariert unter:
"xxxx/intel_rtile_cxl_top_0_ed/hardware_test_design/common/mc_top/emif_ip/emif/altera_emif_arch_fm_191/sim/altera_emif_arch_fm_bufs.sv",
18
Es wird später erneut deklariert unter:
"xxxx/intel_rtile_cxl_top_0_ed/hardware_test_design/common/mc_top/emif2_ip/emif2/altera_emif_arch_fm_191/sim/altera_emif_arch_fm_bufs.sv",
18: Token ist "altera_emif_arch_fm_bufs"
Modul altera_emif_arch_fm_bufs #(
Dieses Problem soll in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition-Software behoben werden.
Um dieses Problem zu umgehen, lesen Sie die folgende Änderung der Dateiliste:
1. Öffnen Sie /sim_filelist "ed_ip_filelist.f".
2. Kommentieren Sie alle Zeilen aus, die sich auf "emif2" beziehen , und führen Sie die Simulation aus.