Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.4 und früher werden die statischen Timing-Beschränkungen für den * c2p_fa_div_clk_** Takt in der Agilex™ 5 LVDS SERDES IP möglicherweise nicht korrekt generiert.
Dieses Problem tritt auf, wenn der Agilex™ 5 LVDS SERDES IP mit mehr als 4 Byte entweder im RX DPA-FIFO-Modus oder im RX Soft CDR-Modus konfiguriert ist und die zugehörigen TX-Kanäle implementiert.
So umgehen Sie dieses Problem. Ersetzen Sie in der Datei lvds_intel_lvds_core10_ph2_191_*.sdc Folgendes:
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source "$c 2p_fa_gen_clk"] \
-divide_by 2 \
-duty_cycle 50 -Phase 0 \
-name "${lvds_instance_name}|c2p_fa_div_clk_${byte}" -target "${c2p_fa_gen_clk}"
mit
Setzen Sie master_clock ""
Set all_clocks [get_clocks -nowarn -of_objects [get_registers $c 2p_fa_gen_clk]]
foreach_in_collection clk $all_clocks {
Set clk_name [get_clock_info -name $clk]
if {([string first $lvds_instance_name $clk_name] != -1) && ([string first "fclk0" $clk_name] != -1)} {
Festlegen von master_clock $clk_Name
brechen
}
}
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source "$c 2p_fa_gen_clk"] \
-divide_by 2 \
-duty_cycle 50 -Phase 0 \
-name "${lvds_instance_name}|c2p_fa_div_clk_${byte}" -target "${c2p_fa_gen_clk}" \
-master_clock $master_Uhr
Dieses Problem wurde in der Quartus® Prime Pro Edition Software Version 23.4.1 behoben.