Aufgrund eines Problems in der Quartus® Prime Pro Edition-Softwareversion 23.2 können Designs, die eine Mischung aus 100G-, 50G- oder 25G-PTP- und Nicht-PTP-Ports enthalten, dazu führen, dass der Ethernet-Subsystem FPGA IP das subsystem_cold_rst_ack_n-Signal nach der Assertion des entsprechenden subsystem_cold_rst_n Reset-Signals nicht bestätigt.
Um festzustellen, ob Ihr Design von diesem Problem betroffen ist, betrachten Sie die folgende Karte der Agilex™ 7 F-Tile-Brüche:
Die Mischung aus PTP- und Nicht-PTP-Ports, die von diesem Problem betroffen sind, wird unten gezeigt:
FALL – 1
Wenn die 100G_0 Fraktur als Nicht-PTP konfiguriert ist und die 100G_1 Fraktur oder eine der Frakturen unter 100G_1 (rot hervorgehoben) als PTP-aktiviert konfiguriert ist, wird der Fehler beobachtet.
FALL – 2
Wenn die 50G_0 Fraktur als nicht PTP deaktiviert konfiguriert ist und die 50G_1 oder 50G_2 oder 50G_3 Frakturen oder eine der Frakturen darunter (rot hervorgehoben) mit aktiviertem PTP konfiguriert sind, wird der Fehler beobachtet.
FALL-3
Wenn die 50G_1 Fraktur als Nicht-PTP konfiguriert ist und die 50G_2 oder 50G_3 Frakturen oder eine der darunter liegenden Frakturen oder die 25G_0 oder 25G_1 Frakturen (rot hervorgehoben) mit aktiviertem PTP konfiguriert sind (vorausgesetzt, wir erfüllen die Frakturierungsanforderungen des F-Tiles), wird das Versagen beobachtet.
FALL-4
Wenn die 50G_2 Fraktur als Nicht-PTP konfiguriert ist und die 50G_3 Fraktur oder eine der Frakturen darunter oder die 25G_0-, 25G_1-, 25G_2- oder 25G_3 Frakturen (rot hervorgehoben) mit aktiviertem PTP konfiguriert sind, wird der Fehler beobachtet.
FALL-5
Wenn die 100G_1 Fraktur als Nicht-PTP konfiguriert ist und die 50G_0 oder 50G_1 Frakturen oder eine der darunter liegenden Frakturen (rot hervorgehoben) mit aktiviertem PTP konfiguriert sind, wird der Fehler beobachtet.
FALL-6
Wenn die 50G_3 Fraktur als Nicht-PTP konfiguriert ist und die 25G_0-, 25G_1-, 25G_2-, 25G_3-, 25G_4- oder 25G_5 Frakturen (rot hervorgehoben) mit aktiviertem PTP konfiguriert sind, wird der Fehler beobachtet.
FALL-7
Wenn die 100G_2 Fraktur als Nicht-PTP konfiguriert ist und die 100G_3 Fraktur oder eine der Frakturen unter 100G_3 (rot hervorgehoben) mit aktiviertem PTP konfiguriert ist, wird der Fehler beobachtet.
FALL–8
Wenn die 50G_4 Fraktur als Nicht-PTP konfiguriert ist und die 50G_5-, 50G_6- oder 50G_7 Frakturen oder eine der darunter liegenden Frakturen (rot hervorgehoben) mit aktiviertem PTP konfiguriert sind, wird der Fehler beobachtet.
FALL-9
Wenn die 50G_5 Fraktur als Nicht-PTP konfiguriert ist und die 50G_6 oder 50G_7 Frakturen oder eine der darunter liegenden Frakturen oder die 25G_8 oder 25G_9 Frakturen (rot hervorgehoben) mit aktiviertem PTP konfiguriert sind, wird der Fehler beobachtet.
FALL-10
Wenn die 100G_3 Fraktur als Nicht-PTP konfiguriert ist und die 50G_4 oder 50G_1 Frakturen oder eine der darunter liegenden Frakturen (rot hervorgehoben) mit aktiviertem PTP konfiguriert sind, wird der Fehler beobachtet.
FALL-11
Wenn die 50G_6 Fraktur als Nicht-PTP konfiguriert ist, die 50G_7 Fraktur oder eine der darunter liegenden Frakturen oder die 25G_8-, 25G_9-, 25G_10- oder 25G_11-Fraktur (rot hervorgehoben) mit aktiviertem PTP konfiguriert sind, wird der Fehler beobachtet.
FALL-12
Wenn die 50G_7 Fraktur als Nicht-PTP konfiguriert ist und die 25G_8-, 25G_9-, 25G_10-, 25G_11-, 25G_12- oder 25G_13 Frakturen (rot hervorgehoben) mit aktiviertem PTP konfiguriert sind, wird der Fehler beobachtet.
Um dieses Problem in der Quartus® Prime Pro Edition-Software Version 23.2 zu umgehen, führen Sie einen Lese -, Änderungs- und Schreibregisterzugriff auf dem AXI-Lite CSR-Bus aus, um 3'b000 in Datenbits [9:7] für bestimmte Register innerhalb der F-Tile Ethernet FPGA Hard IP gemäß der folgenden Tabelle zu schreiben:
Dieses Problem wurde in Version 24.1 der Quartus® Prime Pro Edition-Software behoben.