Aufgrund eines Problems in der E-Tile Hard IP for Ethernet Intel® FPGA IP. Das Hinzufügen mehrerer Instanzen des E-Tile Hard IP for Ethernet Intel® FPGA IP zu einem Projekt mit dem Modus Dynamic Reconfiguration (DR) führt dazu, dass Analyse und Synthese fehlschlagen. Der Fehler wird dadurch verursacht, dass mehrere Instanzen der IP-Adresse ähnliche Dateinamen generieren. Im Folgenden finden Sie Beispiele für typische Fehlermeldungen, die beobachtet werden:
Fehler (13452): Verilog HDL Module Instanziierungsfehler bei alt_ehipc3_reset_controller_dr.sv(173): Modul "alt_ehipc3_reset_controller" hat keinen Parameter namens "POWER_ON_RESET_EN"
Fehler (13452): Verilog HDL Module Instanziierungsfehler bei alt_ehipc3_reset_controller_dr.sv(182): Modul "alt_ehipc3_reset_controller" hat keinen Parameter namens "DR_EN"
Fehler (21358): Verilog HDL-Fehler bei alt_ehipc3_reset_controller_dr.sv(185): 'clk' ist kein Port
Fehler (13305): Verilog HDL-Fehler bei alt_ehipc3_reset_controller_dr.sv(187): Port "i_reserved" kann nicht gefunden werden
Fehler (13305): Verilog HDL-Fehler bei alt_ehipc3_reset_controller_dr.sv(188): Port "o_reserved" kann nicht gefunden werden
Fehler (13305): Verilog HDL-Fehler bei alt_ehipc3_reset_controller_dr.sv(189): Port "clear_pending_resets" kann nicht gefunden werden
So umgehen Sie dieses Problem in der Intel® Quartus® Prime Pro Edition Software Version 22.2
Laden Sie Patch 0.55 über die folgenden Links herunter und installieren Sie ihn:
- Intel® Quartus® Prime Pro Edition Software v22.2 Patch 0.55 für Windows (.exe)
- Intel® Quartus® Prime Pro Edition Software v22.2 Patch 0.55 für Linux (.run)
- Readme-Datei für Intel® Quartus® Prime Pro Edition Software v22.2 Patch 0.55 (.txt)
Dieses Problem wurde in Version 23.4 der Intel® Quartus® Prime Pro Edition Software behoben.