Artikel-ID: 000097219 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 15.11.2023

DMA_afu Simulationsbeispiel ist pCLK auf 400 MHz statt auf 250 MHz eingestellt

Umgebung

  • Intel® Acceleration Stack for Intel® FPGA PAC D5005
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei der sofort einsatzbereiten Simulation wird der pCLK mit 400 MHz ausgeführt, während der pCLK im Datenblatt des FPGA Interface Managers auf 250 MHz eingestellt ist.

    Lösung

    Da es sich bei ASE um ein Funktionsmodell handelt, werden die Leistungsschätzungen durch Änderung der pClk-Frequenz nicht genauer. Wenn der Entwickler den Wert der Uhr noch bearbeiten möchte, müssen Änderungen in der Datei rtl/platform.vh der ASE im Abschnitt "Uhr" vorgenommen werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® programmierbare Geräte
    Intel® FPGA PAC D5005

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