Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 22.1 bis 23.3 kann das Multi Channel DMA FPGA IP für PCI Express* Designbeispiel für die F-Tile-Variante bei Verwendung des Cadence Xcelium* Simulators nicht simuliert werden.
Um dieses Problem in der Simulation zu umgehen, verwenden Sie den folgenden Befehl, um die Cadence Xcelium-Simulation auszuführen:
Für Quartus® Prime Pro Edition Software Version 23.3
sh xcelium_setup.sh USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+RTLSIM\ +define+SSM_SEQUENCE\ -sv" USER_DEFINED_ELAB_OPTIONS="-warn_multiple_driver\ -timescale\ 1ns/1ps" USER_DEFINED_SIM_OPTIONS="" | Abschlag simulation.log
Für die Quartus® Prime Pro Edition Software: Version 22.1 bis 23.2
sh xcelium_setup.sh USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+RTLSIM\ +define+SSM_SEQUENCE\ -sv" USER_DEFINED_ELAB_OPTIONS="-timescale\ 1ns/1ps" USER_DEFINED_SIM_OPTIONS="" | Abschlag simulation.log
Dieses Problem wurde in der Quartus® Prime Pro Edition Software Version 23.4 behoben.