Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.3 kann der PHY Lite für parallele Schnittstellen IP ohne dynamische Neukonfiguration das interface_locked Signal in der Agilex™ 7 FPGA M-Serie nicht bestätigen.
Um dieses Problem zu umgehen, aktivieren Sie den dynamischen Rekonfigurationsmodus in der IP Parameter Editor Pro GUI und instanziieren Sie die Kalibrierungs-IP in Ihrem RTL-Design, wenn Sie die PHY Lite für parallele Schnittstellen IP in der Agilex™ 7 FPGA M-Serie verwenden, auch wenn das Design keine dynamische Kalibrierung erfordert.
Bitte sehen Sie sich ein Beispieldesign mit dynamischer Neukonfiguration an, um die Kalibrierungs-IP mit dem PHY Lite für parallele Schnittstellen-IP zu verbinden.
Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.