Warum schlägt der PHY Lite für parallele Schnittstellen FPGA IP mit dynamischer Neukonfiguration in der Agilex™ 7 M-Reihe bei der Kalibrierung in der Quartus® Prime Pro Edition Software Version 23.3 fehl?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 23.3 schlägt das Kalibrierungsergebnis fehl, wenn Sie den PHY Lite for Parallel Interfaces Intel® FPGA IP mit dynamischer Rekonfiguration bei 600 MHz Schnittstellenfrequenz oder niedriger im Agilex™ 7 M-Series FPGA ausführen.

Um dieses Problem zu umgehen, müssen Sie für PHY Lite for Parallel Interfaces FPGA IP, die mit einer Schnittstellenfrequenz von 600 MHz oder niedriger im Agilex™ 7 M-Series FPGA läuft, den Parameter read_enable_offset um 2 erhöhen.

Weitere Informationen finden Sie im Kapitel PHY Lite für parallele Schnittstellen Agilex™ 7 FPGA IP für die M-Reihe, Abschnitt 2.2.1.3 Eingabepfad, Tabelle 10 Zulässige Werte für read_enable_offset basierend auf RcvEn-Grobverzögerung.

In der RTL der obersten Ebene wird der Parameter read_enable_offset GROUP_X_RCVEN_TO_READ_VALID_OFFSET genannt. Die IP setzt den Parameter read_enable_offset standardmäßig auf 3 oder 4. Dieser Wert muss vom Standardwert um 2 erhöht werden.