Artikel-ID: 000097185 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 23.05.2024

Warum treten Timing-Verstöße in den Core Fabric-Pfaden auf, wenn ich das Agilex™ 7 FPGA HBM2E IP Design ausführe, wobei der Core-Takt oder der NoC-Bridge-Hardwaretakt nahe an den empfohlenen Taktfrequenzen liegt?

Umgebung

  • Intel® Quartus® Prime Design Software
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit der Quartus® Prime Pro Edition Software Version 23.3 kann es zu Timing-Verstößen in den Core Fabric-Pfaden kommen, wenn Sie den Core-Takt oder den NoC-Bridge-Hardwaretakt nahe an die empfohlenen Taktfrequenzen in den HBM2E-IP-Designs setzen.

    Lösung

    Um dieses Problem zu umgehen, reduzieren Sie die Fmax um 10 auf 20 MHz in der Quartus® Prime Pro Edition Software Version 23.3 oder versuchen Sie es mit Seed Sweep mit Ihrem Design.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.