Aufgrund eines Fehlers in Version 2023.4.10 des F-tile SDI II FPGA IP Design Example Benutzerhandbuchs sind die Informationen über die Position der Schalter auf dem Entwicklungskit unter Unterkapitel 1.4 angegeben. Das Kompilieren und Testen des Designs in Hardware unter Punkt Nr. 5 ist falsch.
Die korrekten Informationen über die Position der Schalter auf dem Entwicklungskit wie folgt:
Stellen Sie sicher, dass sich alle Schalter am Entwicklungskit in ihrer Standardposition befinden. Weitere Informationen finden Sie im Benutzerhandbuch Intel Agilex® 7 I-Reihe Transceiver-SoC Entwicklungskit.
Wenn Sie einen parallelen Loopback mit einem externen VCXO-Designbeispiel erzeugen, schalten Sie DIPSW S10.2 onboard in die Position OFF (AUS)
Diese aktualisierten Informationen werden in einer zukünftigen Version des F-Tile SDI II Intel® FPGA IP Design Example Benutzerhandbuchs hinzugefügt.