**Fehler:.. /<ip_naming>/fifo_<random string="">/sim/<ip_naming>_fifo_<random string=""><random string="">_.vhd(31): near ")": (vcom-1576) erwartet IDENTIFIER.</random></random></ip_naming></random></ip_naming>

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.3 und früher kann dieser Fehler beim Kompilieren der Simulationsdateien im Questa*- FPGA Edition Simulator auftreten. Dieser Fehler tritt auf, wenn das in VHDL generierte FIFO FPGA IP-Simulationsmodell kompiliert wird.

Der Fehler ergibt sich aus einem Semikolon am Ende des letzten Ports innerhalb der Entität (Zeile 30) der Simulationsdateien.

Führen Sie einen der folgenden Schritte aus, um dieses Problem zu umgehen:

• Generieren Sie das FIFO FPGA IP-Simulationsmodell in Verilog HDL anstelle von VHDL.

Oder

• Entfernen Sie das Semikolon in Zeile 30 in den Simulationsdateien. Die VHDL-Datei finden Sie unter:
  <project_directory>/<ip_naming>/fifo_<zufällige Zeichenfolge>/sim/<ip_naming>_fifo_<zufällige Zeichenfolge>_<zufällige Zeichenfolge>.vhd
  Sie müssen ihn jedes Mal entfernen, wenn das Simulationsmodell generiert wird.

Dieses Problem wurde ab Version 23.4 der Quartus® Prime Pro Edition Software behoben.