Artikel-ID: 000096976 Inhaltstyp: Errata Letzte Überprüfung: 18.04.2024

Warum kennzeichnet F-Tile Ethernet FPGA Hard IP kritische Warnungen für externe benutzerdefinierte Kadenzvarianten mit mehreren Instanzen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit den Timing-Anforderungen in der Quartus® Prime Pro Edition Software Version 23.3 wird die Quartus® Prime Pro Edition Software Version 23.3 eine kritische Warnung für Multi-Instanzen mit externen benutzerdefinierten Kadenzvarianten kennzeichnen.

    Lösung

    Es ist keine Problemumgehung verfügbar.
    Dieses Problem soll in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition-Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.