Artikel-ID: 000096962 Inhaltstyp: Errata Letzte Überprüfung: 18.06.2024

Warum liest die AXI-Lite-Schnittstelle in der Simulation "x", wenn versucht wird, auf die "Stat"-Statusregister für die Raten 50G/100G/200G und 400G zuzugreifen, wenn das Ethernet-Subsystem FPGA IP verwendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems im Ethernet-Subsystem FPGA der IP-Version 23.3 kann der Benutzer mit AXI-Lite nicht auf Statusregister zugreifen.

    Lösung

    Es gibt keine Problemumgehung für dieses Problem.
    Dieses Problem soll in einer zukünftigen Version des Ethernet-Subsystems FPGA IP behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe

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