Warum sehe ich Bitfehler auf der TX-Seite meiner F-Tile PMA/FEC Direct PHY Intel® FPGA IP-Variante, wenn sie für den 100G-4 PMA Direct-Modus auf FGT-Transceivern konfiguriert ist?

Aufgrund eines Problems in Intel® Quartus® Prime Pro Edition-Softwareversionen 23.1 bis 23.3 können Bitfehler auf der TX-Seite Ihrer F-Tile PMA/FEC Direct PHY Intel® FPGA IP-Variante auftreten, wenn Sie für den 100G-4 PMA Direct-Modus auf FGT-Transceivern konfiguriert sind, wenn die Variante physisch auf der F-Tile platziert ist, so dass sie die 200G Hard IP der F-Tile verwendet.

Dieses Problem tritt bei der 100G-4 FEC Direktvariante oder anderen Varianten nicht auf, unabhängig von Rate oder Modus.
Führen Sie die folgenden Schritte aus, um festzustellen, ob Ihre direkte 100G-4-PMA-Variante die 200G-Hard-IP der F-Kachel verwendet:

1. ) Öffnen Sie die Datei <project_name>.tlg.rpt
2. ) Suchen Sie Ihren Sendekanal und stellen Sie fest, ob er in der 200G-Hard-IP der Kachel platziert wurde

Zum Beispiel:
-- BB_F_EHIP_TX
u0|example|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx

--Lage; z1577b_x393_y0_n0. ehip200g_st_x2_0_tx

Um dieses Problem zu umgehen, führen Sie die folgenden Lese- und Schreibvorgänge auf dem "reconfig_pdp"-Bus der IP aus:

1. ) Leseregister 0x6000 für alle (4) Kanäle der 100G-Variante
2. ) Schreiben Sie Bits [6:3] des Registers nach 4'b0010. Lassen Sie die restlichen Bits des Registers unverändert

Wenn beispielsweise Register 0x6000 0x00380080 zurückliest, schreiben Sie dieses Register mit 0x00380090 Wert, wie unten gezeigt

% reg_write 0x06000 0x00380090
% reg_write 0x16000 0x00380090
% reg_write 0x26000 0x00380090
% reg_write 0x36000 0x00380090

Dieses Problem soll in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition-Software behoben werden.