Bei Verwendung des Design-Beispiels F-Tile Avalon® Streaming Intel® FPGA IP für PCI Express* gelten die folgenden Einschränkungen:
PIO-Designbeispiel:
Für dieses PIO-Designbeispiel gibt es keine Unterstützung für die aufeinanderfolgenden TLP-Pakete vom Hostprozessor.
Das Designbeispiel ist für die Verarbeitung einfacher, Lese-/Schreibanweisungen basierend auf dem TLP-Befehl vorgesehen. TLP-Transaktion der Speicherschreibanforderung (MWr) und Schreiben der Daten auf das MEM-Gerät. Bei der TLP-Transaktion der Speicherleseanforderung (MRd) liest das Design die Daten vom MEM-Gerät und gibt die Vervollständigung mit Daten (CplD) zurück.
Hinweis: Dieses Design-Beispiel enthält nicht die volle Funktion der F-Tile Avalon® Streaming-Intel® FPGA IP für PCI Express*. Daher ist es nicht als Designreferenz für Kunden geeignet.
SR-IOV Designbeispiel:
Für das SR-IOV-Designbeispiel gibt es keine Unterstützung für die aufeinanderfolgenden TLP-Pakete vom Hostprozessor.
Das Design ist für einfache Lese-/Schreibanweisungen basierend auf dem TLP-Befehl vorgesehen. TLP-Transaktion der Speicherschreibanforderung (MWr) und Schreiben der Daten in den zugewiesenen RAM-Speicherbereich. Bei der TLP-Transaktion der Speicherleseanforderung (MRd) liest das Design die Daten aus dem RAM-Speicherbereich und gibt die Vervollständigung mit Daten (CplD) zurück.
Keine Upstream-Anforderung von den SR-IOV APPS. Die Daten und Adressen, die für den Zugriff auf die SR-IOV APPS angefordert werden, müssen DW-abgestimmt sein. Die maximale Datenübertragung beträgt 128 Bit.
Die Funktionen von F-Tile Avalon® Streaming Intel® FPGA IP für PCI Express* Designbeispiel sollen nicht verbessert werden.