Warum ist die O-RAN FPGA IP-Reset-Polarität im Platform Designer...

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Fehler-ID: 16021578521

Quartus Edition

Intel® Quartus® Prime Pro Edition

Version gefunden: 22.3 Version behoben: 23.3

FPGA-IP (Intellectual Property, wiederverwertbares Komponentendesign)

Schnittstellen

Version gefunden: 22.3

Beschreibung

Aufgrund eines Problems in der O-RAN FPGA IP Version 1.9.1 und früher, wird das Eingangsrücksetzsignal auf die falsche Polarität abgebildet, wenn es im Platform Designer instanziiert wird. Da das Zurücksetzen des Eingangs auf den O-RAN FPGA IP aktiv niedrig ist, sollte Platform Designer den Signaltyp automatisch auf reset_n anstatt auf Typ Reset zuzuordnen.

Lösung

Führen Sie die folgenden Schritte aus, um dieses Problem zu umgehen:

1). Öffnen Sie die Datei oran_hw.tcl, die unter <quartus_instalation_dir>/ip/altera_cloud/oran/src/ verfügbar ist.

2). Suchen und ersetzen Sie die folgenden Codezeilen:

a). Von add_interface_port rst_tx_n rst_tx_n INPUT 1 zurücksetzen
Um INPUT 1 zu add_interface_port rst_tx_n rst_tx_n reset_n.

b). Von add_interface_port rst_rx_n rst_rx_n INPUT 1 zurücksetzen
Zu add_interface_port rst_rx_n rst_rx_n reset_n INPUT 1

c). Von add_interface_port rst_csr_n rst_csr_n INPUT 1 zurücksetzen
Zur add_interface_port rst_csr_n rst_csr_n reset_n INPUT 1

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