Aufgrund eines Problems in der F-Tile CPRI FPGA IP Webcore Version 23.2 kann es zu einem Fehler kommen, wenn die Dateien im Ordner "support_logic" mit dem F-Tile CPRI FPGA IP-Simulationsdesignbeispiel generiert werden, während der Quartus® Tile Logic Generation (QTLG)-Flow im F-Tile CPRI FPGA IP Simulationsbeispieldesign mehrmals ausgeführt wird.
Führen Sie die folgenden Schritte aus, um dieses Problem im F-Tile CPRI FPGA IP Simulation Example Design Webcore Version 23.2 zu umgehen.
1. Ändern Sie die "cpri_ii_0_testbench/ip_components/tb_top.qsf"-Dateien, indem Sie die Zeile wie unten gezeigt auskommentieren:
#set_global_assignment -name SYSTEMVERILOG_FILE support_logic/tb_top_auto_tiles.sv
2. Ändern Sie die Datei "cpri_ii_0_testbench/testbench/tb_top.sv", indem Sie die folgende Definitionsbedingung für "tb_top_auto_tiles tb_top_auto_tiles ()" einführen:
'ifndef ALTERA_RESERVED_QIS // Code für Quartus-Synthese ausgeschlossen
tb_top_auto_tiles tb_top_auto_tiles ()
"Endif
3. Führen Sie die angegebenen Befehle "quartus_ipgenerate" und "quartus_tlg" aus, wie in Abschnitt 2.8 des Benutzerhandbuchs angegeben.
Diese Problemumgehung ist nicht erforderlich, wenn der Benutzer das F-Tile CPRI FPGA IP Simulationsbeispiel Design-Simulationsbeispieldesign für CPRI FPGA IP nicht mit einem Agilex™ F-Tile-Gerät generiert.
Dieses Problem soll in einer zukünftigen Version des F-Tile CPRI PHY FPGA IP behoben werden.