Warum meldet das R-Tile Intel® FPGA IP für Compute Express Link* (CXL*) Type3 Designbeispiel UVM_FATAL Meldung, wenn die Simulation ausgeführt wird?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 23.1 wird beim Ausführen der Simulation des R-Tile Intel® FPGA IP für Compute Express Link* (CXL*) Type3 Designbeispiel möglicherweise die folgende Fehlermeldung angezeigt:

UVM_FATAL /cxltyp3ddr_tb_23p1_acs/tb/verif/tb_top/cxl_tb_top.sv(255) @ 1000000.000ns: Reporter [cxl_tb_top_initialize] Gen5-Verbindung fehlgeschlagen. Timeout!!!!

Um dieses Problem zu umgehen, aktualisieren Sie eineneue Version von Avery BFM und installieren Sie einen Patch für die Intel® Quartus® Prime Pro Edition Software Version 23.1.

1. Aktualisieren Sie die BFM-Version von Avery auf apciexactor-2.5b.cxl;
2. Laden Sie Patch 0.08 über die folgenden Links herunter und installieren Sie ihn:

• Intel® Quartus® Prime Pro Edition Software v23.1 Patch 0.08 für Windows (.exe)
• Intel® Quartus® Prime Pro Edition Software v23.1 Patch 0.08 für Linux (.run)
• Readme-Datei für Intel® Quartus® Prime Pro Edition Software v23.1 Patch 0.08 (.txt)

Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition-Softwareversion 23.2 behoben.