Artikel-ID: 000096428 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 12.09.2023

Warum fehlen Pinbelegungen im Nios® V/m PIO LED Toggle Beispieldesign?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • PIO Parallel I O) Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.4 sehen Sie möglicherweise fehlende Pin-Zuweisungen in der System QIP-Datei des Nios® V/m PIO LED Toggle Beispieldesigns, das eines der vorinstallierten Beispieldesigns in Intel® Quartus® Prime Pro Edition-Software ist. Dies liegt daran, dass der parallele Input/Output (PIO) Kern mit Avalon® Schnittstellenvoreinstellung nicht auf die instanziierte IP im Platform Designer-System des Designs angewendet wird.

    Lösung

    Um dieses Problem in der Intel® Quartus® Prime Pro Edition Software Version 22.4 zu umgehen, führen Sie eine der beiden folgenden Optionen aus:

    • Design
    1. Öffnen Sie das Platform Designer-System und wählen Sie den parallelen Input/Output (PIO)-Kern mit Avalon® Schnittstelleninstanz in der Systemansicht des Platform Designers aus

    2. Klicken Sie auf der Registerkarte "Voreinstellungen" auf"Manuell auf eine Vorgabe anwenden". Wenn die Registerkarte "Voreinstellungen" nicht verfügbar ist, können Sie sie über "Voreinstellungen anzeigen" aufrufen >

    3. Speichern und Generieren von HDL des Systems

    4. Führen Sie die vollständige Kompilierung von Intel® Quartus® Prime Pro aus und generieren Sie die .sof-Datei erneut. Diese .sof-Datei enthält die erforderlichen Pinbelegungsdetails, die den parallelen Input/Output (PIO)-Kern mit Avalon® Schnittstellenausgängen anweisen, den entsprechenden LEDs auf dem Ziel-Intel Agilex® 7 Development Kit der F-Reihe zugeordnet zu werden.

    • Ausführung des Designs im Batch-Modus über Skripte:

    1. Öffnen Sie das Skript niosv_pio_qsys_top.tcl , das sich im Ordner scripts des Designs befindet

    2. Kommentieren Sie die Zeilennummer 308 aus. Dadurch wird sichergestellt, dass die Voreinstellungen für den parallelen Ein-/Ausgabekern (PIO) mit Avalon® Schnittstelle korrekt angewendet werden

    3. Führen Sie das Skript niosv_pio_qsys_top.tcl aus

    Dieses Problem wurde in der Intel® Quartus® Prime Pro Edition Software Version 23.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs
    Intel® Agilex™ FPGA Development Kit der F-Reihe

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