Artikel-ID: 000096248 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.08.2023

Warum verzögert sich der Plattformstart nach der Konfiguration mit dem CVP-Peripheriebild bei Verwendung des R-Tile PCIe Nicht-x16-Modus im Intel Agilex® 7 FPGAs?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in Intel® Quartus® Prime Pro Edition Softwareversion 23.2 und früher kann es zu längeren Plattform-Bootzeiten kommen, nachdem Sie mit dem CVP-Peripheriebild konfiguriert wurden, wenn Sie R-Tile für alle PCIe-Modi (außer x16-Modus) in Intel Agilex® 7 FPGAs verwenden. Die verzögerte Startzeit kann je nach Port-Enumerationsbehandlung variieren. Der Nicht-CVP-Port schlägt beim Aufzählen fehl, aber dieses Problem wirkt sich nicht auf Configuration via Protocol (CVP) aus, da Port0 aufgezählt ist.

    Lösung

    Um dieses Problem zu umgehen, können Sie die FPGA mit einem CVP-Kernimage (.core.rbf) konfigurieren.

    Dieses Problem soll in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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