- In Versionen vor 2024.07.08 des Handbuchs 10 FPGAs Core Fabric and General Purpose I/Os Arria®, Kapitel 5.5.3.3. Programmable IOE Delay, der Satz im Arria®10 FPGAs GPIO-Handbuch, in dem von "50 ps inkrementellen Verzögerungen" die Rede ist, ist kein exakter Wert. Dies ist nur ein Beispiel, das die Beziehung zwischen "Offset"-Werten und "maximaler Verzögerung" erklärt. Die genauen Werte für die IOE-Verzögerung sollten Benutzer im Datenblatt nachlesen.
- Im Datenblatt des Arria® 10-Geräts zeigt Tabelle 89 den maximalen Verzögerungswert verschiedener Geschwindigkeitsstufen und den Offset-Wertebereich für Eingangs- und Ausgangspins. Aber die Tabelle erklärt ihre Beziehungen nicht genau.
In Versionen vor dem 08.07.2024 des Handbuchs 5.5.3.3 Arria® 10 FPGAs Core Fabric and General Purpose I/Os. Das Kapitel Programmable IOE Delay enthält einen Satz, in dem "50 ps inkrementelle Verzögerungen" erwähnt werden. Es handelt sich nicht um einen exakten Wert, sondern nur um ein Beispiel, das den Zusammenhang zwischen "Offset"-Werten und "maximaler Verzögerung" erklärt. Die genauen Werte für die IOE-Verzögerung sollten Benutzer im Datenblatt nachlesen.
Aus dem Arria® 10 FPGA Gerätedatenblatt , Tabelle 89. IOE Programmable Delay Für die Arria® 10 FPGA Geräten können wir unterschiedliche maximale IOE-Verzögerungen für Geräte mit unterschiedlichen Geschwindigkeitsstufen sehen. Wir können die Einstellung der Ausgangsverzögerungskette (IO_IN_DLY_CHN) für den Ausgangspfad von 0 ~ 15 einstellen, was eine Auflösung von 15 geteilt bedeutet. Für den Eingabepfad ist der Parameterbereich für die Einstellung der Eingangsverzögerungskette (IO_OUT_DLY_CHN) eine Auflösung von 0~63, 63-geteilt.
Vereinfachte den Satz zu Formeln wie folgt:
Wenn wir für den Ausgangspin die IO_OUT_DLY_CHN auf N setzen,
Inkrementelle Ausgangsverzögerung = maximale Ausgangsverzögerung / 15
Wert der Ausgangsverzögerung = inkrementelle Verzögerung des Ausgangspfads × N
Wenn wir für den Eingangspin die IO_IN_DLY_CHN auf N setzen ,
Inkrementelle Eingangsverzögerung = maximale Ausgangsverzögerung / 63
Wert der Eingangsverzögerung = inkrementelle Verzögerung des Eingangspfads × N
Beispielsweise kann die Eingangsverzögerung des langsamen Modells -E3S zwischen 0 und 6,035 ns eingestellt werden, mit einer Schrittweite von 6,035 ns/63=0,0958 ns.
Wir müssen jedoch wissen, dass PVT E/A-Verzögerungsketten nicht kompensiert. Der Wert ändert sich mit Prozess, Spannung und Temperatur.
In der Revision 2024.07.08 des Handbuchs Arria® 10 FPGAs Core Fabric and General Purpose I/Os wird die Beschreibung der IOE-Verzögerung in Kapitel 5.5.3.3. Die programmierbare IOE-Verzögerung wurde aktualisiert.