Beschreibung
Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.2 und früher kann dieser Fehler während der Fitter-Place-Phase auftreten, wenn Sie Agilex™ 7 FPGAs der I- und M-Serie mit dem R-Tile FPGA IP for Compute Express Link* (CXL*) anvisieren. Dieser Fehler tritt auf, wenn das nPERST-Signal mit der FPGA Soft Logic Fabric verbunden ist. Die Logik im Kern muss von einem anderen Signal angesteuert werden.
Lösung
Um dieses Problem zu umgehen, ändern Sie das Design, sodass der nPERST-Pin nur an der R-Tile PCIe* IP angesteuert wird
Dieses Problem wurde ab Version 23.3 der Quartus® Prime Pro Edition Software behoben