Artikel-ID: 000095943 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.04.2024

Warum schlägt mein 200GE oder 400GE F-Tile Ethernet FPGA Hard IP Designbeispiel mit aktivierter Flusssteuerung in der Kompilierungsphase Quartus® Prime Pro – Support Logic Generation fehl?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.2 schlägt das 200GE oder 400GE F-Tile Ethernet FPGA Hard IP Designbeispiel in der Phase Support Logic Generation der Kompilierung fehl, wenn der Parameter "Stop TX traffic, when link partner sends PAUSE" auf Yes gesetzt ist.

    Lösung

    Führen Sie die folgenden Schritte aus, um dieses Problem zu umgehen:

    1. Öffnen Sie die Datei eth_f_hw_ip_top.sv im Verzeichnis <design_example_name>/hardware_test_design/common/
    2. Löschen Sie die i_tx_pfc und o_rx_pfc Ports, die in der DUT-Instanz enthalten sind
    3. Speichern Sie die geänderte Datei eth_f_hw_ip_top.sv
    4. Kompilieren Sie das Designbeispiel neu

    Dieses Problem wurde in Version 23.3 der Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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