Artikel-ID: 000095942 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.04.2024

Warum verursacht mein F-Tile Ethernet FPGA Hard IP Designbeispiel einen internen Fehler beim Upgrade des Designs von der Quartus® Prime Pro Edition Software Version 23.1 auf Version 23.2?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.2 führt das Upgrade eines F-Tile Ethernet FPGA Hard IP Designbeispiels zu einem internen Fehler beim Versuch, ein Upgrade von Version 23.1 durchzuführen, wenn das Design auf das Agilex™ 7 FPGA I-Series Transceiver-SoC Development Kit (4x F-Tile) ausgerichtet ist.

    Lösung

    Um dieses Problem zu umgehen, generieren Sie ein neues, sauberes Designbeispiel für die Quartus® Prime Pro Edition Software Version 23.2 von Grund auf mit denselben Einstellungen wie im Designbeispiel 23.1.

    Dieses Problem wurde in Version 23.3 der Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.