Interner Fehler: Subsystem: EPEO, Datei: /quartus/power/epeo/epeo_writer2.cpp, Zeile: <number></number>

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.2 und früher kann dieser interne Fehler auftreten, wenn Power Analyzer auf einem Agilex™ 7-Gerät ausgeführt wird. Der Fehler wird durch unangemessene Synopsis Design Constraints (SDC)-Beschreibungen für die Reset-Release-FPGA IP verursacht.

Zeile: <Nummer> in der Fehlermeldung hängt von der Version der Quartus® Prime Pro Edition Software ab.

Bei Verwendung von Version 22.4 und früher ist dies Zeile: 201.

Bei Verwendung von Version 23.1 und höher ist dies Zeile: 183.

Um den Fehler zu umgehen, entfernen Sie die folgende SDC-Datei aus der Dateiliste der SDC-Dateien für Timing Analyzer, bevor Sie Power Analyzer ausführen.

• reset_release/altera_s10_user_rst_clkgate_<Nummer>/synth/altera_s10_user_rst_clkgate_fm.sdc

Bitte beachten Sie, dass <Nummer> im Dateipfad von der Softwareversion der Quartus® Prime Pro Edition abhängt.

Führen Sie die folgenden Schritte aus, um die oben genannte SDC-Datei vom Zeitablaufanalysator auszuschließen

1. Fenster "Einstellungen" öffnen
2. Wählen Sie im Bereich "Kategorie" des Fensters "Einstellungen" die Option "Zeitablaufanalysator" aus
3. Entfernen Sie <relativen Pfad aus dem Projektverzeichnis>/reset_release.ip aus der Dateiliste der SDC-Dateien, die in das Projekt aufgenommen werden sollen

Dieses Problem wird in einer zukünftigen Version der Quartus® Prime Pro Edition Software behoben.