Beschreibung
Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.2 und früher kann es vorkommen, dass der Clock Network Viewer im Timing Analyzer bestimmte Datensignale fälschlicherweise als Basistakte anzeigt.
Dieses Problem tritt auf, wenn der Timing Analyzer eine SDC-Einschränkung erkennt, die einen Takt definiert, der sowohl an die Daten- als auch an die Taktports verteilt wird. Es ist wichtig zu beachten, dass dieses Verhalten keinen Einfluss auf die Zeitanalyse der zugehörigen Pfade hat.
Dieses Problem betrifft nur Stratix® 10 FPGA Geräten.
Lösung
Es ist sicher, Uhren, die von Daten-Pins stammen, zu ignorieren, wie im Clock Network Viewer gemeldet.