Artikel-ID: 000095772 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 06.05.2024

Warum schlagen Kompilierung und Timing fehl, wenn das F-Tile Triple-Speed Ethernet FPGA IP-Designbeispiel verwendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Questa*-Intel® FPGA Edition
  • 3-Speed-Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems im F-Tile Triple-Speed Ethernet FPGA IP-Designbeispiel schlagen Kompilierung und Timing in der Quartus® Prime Pro Edition Software Version 23.2 fehl.

    Lösung

    Um dieses Problem zu umgehen, laden Sie bitte die beigefügte altera-eth-tse-hw.zip
    und befolgen Sie die folgenden Schritte:

    1: Extrahieren Sie die altera_eth_tse_hw.zip in altera_eth_tse_hw Ordner.
    2: Kopieren Sie diese 3 Dateien aus altera_eth_tse_hw Ordner in <design_example_dir>/hardware_test_design Ordner.
    3: Öffnen Sie die Quartus® Prime Pro Edition Software Version 23.2, öffnen Sie das Projekt und wählen Sie die <design_example_dir>/hardware_test_design/altera_eth_tse_hw.qpf
    4: Klicken Sie im Menü Verarbeitung auf Kompilierung starten.

    Dieses Problem wurde ab der Quartus® Prime Pro Edition Software Version 23.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe

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